# Capacitance 성분과 기생

:::goals
- 용량을 "전압을 바꿀 때 필요한 전하의 양"으로 이해한다.
- MOSFET 안의 용량이 동작 영역에 따라 source와 drain 사이에서 옮겨 가는 것을 설명할 수 있다.
- 접합 용량이 전압에 따라 변해서 생기는 결과를 안다.
- 회로도에 없는 기생 용량을 어떻게 추정하고 추출하는지, 그때 무엇을 조심해야 하는지 안다.
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## 한 문장으로
용량은 **물통의 바닥 넓이**와 같다. 넓은 물통은 같은 양의 물을 부어도 수위가 조금만 오른다. 마찬가지로 용량이 크면 같은 전하를 넣어도 전압이 조금만 변한다.

$$
\Delta V = \frac{\Delta Q}{C}
$$

readout 회로에서 용량은 거의 모든 것을 정한다. FD 용량은 전자 하나가 만드는 전압을 정하고(04장), column 배선 용량은 정착 시간을 정하며(06장), 스위치를 놓을 때 남는 무작위 전하는 kT/C로 정해진다(12장). 그런데 회로도에 커패시터 기호로 그려진 것은 일부일 뿐이다. 대부분은 transistor와 배선에 딸려 오는 ==기생 용량==(parasitic capacitance)이다.

## 용량은 상수가 아닐 수 있다
진짜 소자에서는 전하가 전압에 정확히 비례하지 않는다. 그래서 용량을 "전압을 조금 바꿀 때 필요한 전하"로 정의한다.

$$
C(V) = \frac{dQ}{dV}
$$

작은 신호에서는 지금 동작점에서의 $C(V)$를 쓰면 된다. 하지만 전압이 크게 움직이면 그 사이의 용량 변화를 다 더해야 한다. 이 차이는 04장(전자 수에 따라 변하는 변환 이득)과 08장(스위치를 끌 때의 전하)에서 다시 나온다.

## 단자 전하로 계산하는 용량
회로 시뮬레이터는 용량을 직접 쓰지 않고 **단자마다의 전하**에서 출발한다. gate, drain, source, bulk 각 단자에 쌓인 전하 $Q_G, Q_D, Q_S, Q_B$를 단자 전압의 함수로 계산하고, 용량은 그 기울기로 정의한다.

$$
C_{ij} = -\frac{\partial Q_i}{\partial V_j}\ (i \ne j), \qquad C_{ii} = \frac{\partial Q_i}{\partial V_i}
$$

$C_{ij}$는 "j 단자 전압을 바꿨을 때 i 단자로 들어오는 전하"다. 전하는 어디로도 사라지지 않으므로 $Q_G + Q_D + Q_S + Q_B = 0$이고, 그래서 각 열의 합이 0이 된다. 이 방식에는 두 가지 중요한 성질이 있다.

- **전하가 정확히 보존된다.** 큰 전압 변화나 스위치가 켜지고 꺼지는 과도에서도 전하가 새로 생기거나 사라지지 않는다. 뒤의 Meyer 모델은 이 성질이 없어 과도 해석에서 오차를 낸다.
- **$C_{ij} \ne C_{ji}$일 수 있다.** 포화에서 drain 전압을 바꿔도 gate 전하는 거의 변하지 않으므로 $C_{gd} \approx 0$이다. 반면 gate 전압을 바꾸면 채널 전하 중 drain 몫이 변하므로 $C_{dg} \ne 0$이다.

채널 전하를 source와 drain 몫으로 나누는 규칙을 ==전하 분배==(charge partition)라고 한다. 포화에서 drain 40%, source 60%로 나누는 것이 대표적인 선택이다. 이 분배는 스위치를 끌 때 채널 전하가 어느 쪽으로 가는지와는 다른 이야기다(08장). 여기서는 정상적인 느린 변화에서의 단자 전하를 말한다.

:::deep 예: 포화에서의 용량 행렬
채널 전하 총량은 $Q_{ch} = -WLC_{ox}\left[V_{ov} - \tfrac{V_{DS}}{2} + \tfrac{V_{DS}^2}{12(V_{ov}-V_{DS}/2)}\right]$이고, 포화에서는 $-\tfrac{2}{3}WLC_{ox}V_{ov}$다. gate 전하는 그 반대 부호다. 40/60 분배를 쓰면 $WLC_{ox} = 1$일 때 다음과 같다.

| | $\partial/\partial V_G$ | $\partial/\partial V_D$ |
|---|---|---|
| gate | $C_{gg} = 2/3$ | $C_{gd} = 0$ |
| drain | $C_{dg} = 0.27$ | $C_{dd} = 0$ |

$C_{gd} = 0$이지만 $C_{dg} = 0.27$이다. 하나의 "gate–drain 용량" 숫자로 두 방향을 모두 나타낼 수 없다는 뜻이다.
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## MOSFET 안의 용량
Gate 아래 산화막은 그 자체로 평행판 커패시터다. 면적이 $W \times L$이므로 gate 전체의 용량은 $WLC_{ox}$다. 흥미로운 점은 **이 gate 전하가 어느 단자와 짝을 이루는지가 동작 영역에 따라 바뀐다**는 것이다.

| 영역 | 채널 모양 | gate–source | gate–drain |
|---|---|---|---|
| Cutoff | 채널 없음 | 거의 없음 | 거의 없음 |
| Triode, $V_{DS} \approx 0$ | 끝까지 고른 채널 | 절반 ($WLC_{ox}/2$) | 절반 ($WLC_{ox}/2$) |
| 포화 | drain 쪽이 끊김 | 대부분 ($\tfrac{2}{3}WLC_{ox}$) | 거의 없음 |

포화에서 drain 쪽 채널이 끊기면 drain 전압이 채널 전하를 거의 건드리지 못한다. 그래서 gate–drain 사이의 채널 용량이 사라진다. 아래 3D 모델에서 성분을 하나씩 켜고 $V_{DS}$를 움직여 보자.

[[lab:cap3d]]

:::deep Meyer 모델의 식
Triode 전체 구간에서 Meyer 모델은 다음과 같이 쓴다($C_{ov}$는 아래 overlap).

$$
C_{gs} = C_{ov} + \tfrac{2}{3}WLC_{ox}\left[1-\left(\frac{V_{ov}-V_{DS}}{2V_{ov}-V_{DS}}\right)^{2}\right],\quad
C_{gd} = C_{ov} + \tfrac{2}{3}WLC_{ox}\left[1-\left(\frac{V_{ov}}{2V_{ov}-V_{DS}}\right)^{2}\right]
$$

$V_{DS}=0$에서 둘 다 $WLC_{ox}/2$이고, $V_{DS}=V_{ov}$에서 포화 값으로 이어진다. Meyer 모델은 전하를 정확히 보존하지 않는 근사라서, 빠른 과도 해석에는 전하 기반 모델(BSIM의 charge model 등)을 쓴다.
:::

[[lab:meyer]]

한눈에 정리한 용량 지도를 참고 그림으로 두었다. 단면과 회로 기호에서 같은 용량을 같은 색으로 표시했다.

[[lab:capmap]]

## 바이어스와 속도에 따라 바뀌는 MOS 용량
gate 아래 실리콘의 상태는 gate 전압에 따라 크게 바뀐다. p형 기판의 MOS 구조를 예로 들자.

| 영역 | gate 전압 | gate 아래 | gate 용량 |
|---|---|---|---|
| 축적 | $V_{FB}$보다 낮음 | 정공이 표면에 모임 | ≈ $C_{ox}$ |
| 공핍 | $V_{FB}$ ~ 문턱 아래 | 정공이 밀려나 공핍층 | $C_{ox}$와 공핍 용량의 직렬 → 작아짐 |
| 약반전 | 문턱 근처 | 전자가 조금 생김 | 최솟값 근처 |
| 강반전 | 문턱 위 | 전자 층(채널) 형성 | 전자가 따라오면 ≈ $C_{ox}$ |
| deep depletion | 문턱 위인데 전자가 없음 | 공핍층이 계속 넓어짐 | 계속 작아짐 |

강반전에서 용량이 $C_{ox}$로 돌아오려면 **반전 전자가 gate 전압 변화를 따라와야** 한다. 전자를 누가 얼마나 빨리 공급하느냐가 결과를 바꾼다.

- **source·drain이 붙은 MOSFET**: 전자를 source·drain에서 바로 받아 오므로 ns 단위로 따라온다. 높은 주파수에서도 $C_{ox}$에 가깝다.
- **고립된 MOS 커패시터**: 전자를 실리콘 안의 열 생성으로만 얻는다. 생성은 ms~s 단위로 느려서, 높은 주파수 신호에는 반전 전하가 따라오지 못하고 용량이 최솟값에 머문다.
- **gate를 아주 빨리 끌어올리면**: 전자가 생길 시간이 없어 반전층 없이 공핍층이 계속 넓어진다(==deep depletion==). 용량은 최솟값보다도 작아진다.

[[lab:cv]]

이 내용은 스위치 transistor의 gate 배선을 생각할 때 배경이 된다. 한 행의 스위치 gate를 묶은 배선을 driver가 끌어올리면, 꺼져 있던 소자의 gate는 처음에 작은 용량(산화막과 공핍층의 직렬, 그리고 overlap)만 보인다. 채널이 생기고 source·drain에서 전자가 들어오면 용량이 $WLC_{ox}$ 근처로 커진다. 그래서 **gate 배선이 driver에 주는 부하는 전환 도중에 바뀌고**, 행 배선의 지연을 계산할 때 이 바이어스 의존성을 고려해야 한다(07장 배선 모델).

> 함께 읽기: 표면 전위와 MOS 커패시터의 물리는 MOSFET 반전 영역 교과서(InversionBook)의 "MOS 커패시터와 표면 전위" 장이 자세히 다룬다.

## 가장자리의 용량: overlap
Gate는 source와 drain 위로 살짝 겹쳐 있고, 가장자리에서는 전기장이 휘어져 나간다. 이 ==overlap·fringing 용량==은 동작 영역과 거의 무관하게 항상 남는다. 작지만 gate와 drain을 직접 잇기 때문에 두 가지 현상의 통로가 된다.

- 스위치 gate가 움직일 때 옆 node로 전압이 튀는 ==clock feedthrough==(08장)
- 증폭기의 입력과 출력 사이에서 용량이 커 보이는 ==Miller 효과==(04장)

## 접합 용량: 전압에 따라 변한다
Source·drain과 기판 사이의 pn 접합도 커패시터다. 역전압을 걸면 가운데의 공핍층(전하가 비어 있는 층)이 넓어진다. 판 사이가 벌어진 것과 같아서 용량이 줄어든다.

$$
C_j(V_R) = \frac{C_{j0}}{\left(1 + V_R/\phi_B\right)^{m}}
$$

FD도 이런 확산 영역이라 접합 용량이 FD 용량의 큰 부분을 차지한다. 여기서 재미있는 일이 생긴다. 전자가 FD에 들어오면 FD 전압이 내려가고, 역전압이 줄어 용량이 조금 커진다. 그러면 다음 전자가 만드는 전압은 조금 작아진다. 신호가 클수록 변환이 살짝 둔해지는, ==변환 비선형성==의 한 원인이다.

[[lab:junction]]

## 배선의 용량과 이웃 결합
금속 배선은 아래 기판과도, 옆 배선과도 용량으로 이어진다. 공정이 미세해질수록 배선이 높고 촘촘해져 **옆 배선과의 결합**이 커진다. 고정된 전원선과의 용량은 그냥 짐(부하)이지만, 두 신호선 사이의 용량은 한쪽이 움직일 때 다른 쪽을 끌고 가는 통로가 된다.

## 추정과 추출
설계 초기(==pre-layout==)에는 아직 layout이 없어서 기생 용량을 소자 모델과 경험식으로 추정한다. Layout을 그린 뒤(==post-layout==)에는 추출 도구(PEX)가 실제 모양에서 배선의 저항·용량과 node 사이 결합을 계산해 회로에 붙인다.

- 추출 결과는 추출 조건(공정 조건, 온도, 어느 결합까지 남기는지)에 따라 달라진다.
- 소자 모델에 이미 있는 성분(접합, gate overlap)을 추출 도구가 또 넣으면 **두 번 세는** 셈이 된다. 무엇이 모델에서 왔고 무엇이 추출에서 왔는지 경계를 확인해야 한다.
- 추출 값이 있다고 정확도가 보증되는 것은 아니다. 측정이나 정밀 해석과 비교하는 단계가 따로 있다(부록 C).

> 용량 값을 볼 때는 세 가지를 같이 확인하자. 어느 두 node 사이인가, 어떤 전압 조건에서의 값인가, 다른 곳에서 이미 센 성분과 겹치지 않는가.

## 핵심 정리
- 용량은 물통의 바닥 넓이다. $\Delta V = \Delta Q / C$.
- 용량은 전압에 따라 변할 수 있다. 작은 신호에는 $dQ/dV$, 큰 변화에는 그 사이 전하를 다 더한다.
- MOSFET의 gate 용량은 triode에서 source·drain에 반씩, 포화에서는 대부분 source 쪽에 붙는다.
- Overlap 용량은 항상 남아 feedthrough와 Miller 효과의 통로가 된다.
- 접합 용량은 역전압이 줄면 커진다. FD에서는 변환 비선형성의 원인이다.
- 추출한 기생 용량은 모델과 이중으로 세지 않도록 경계를 확인한다.